Это проверка, И не называйте меня Stupid

Я был поражен, что основным видных EDA главный исполнительный директор давал где-то назывался "Это Interconnect, Stupid". Мне всегда интересно с этими вещами, кто же это, что становится все называли глупым, в любом случае? Потенциальные клиенты? Финансовые аналитики? Конкуренты? Ах да, вот что, она должна быть конкуренция.

Существует никаких сомнений в том, что сражение складывается и не будет больше брань на этом пути. Там будут потери (EDA компаний) и косвенный ущерб (проекты клиентов), как раса фоновых оружия перерастет в полномасштабную войну. Это кровосмесительные борьба закончилась оборот в осажденной рынке фоновых инструментов. Поколения для переоснащения 0,15 и 0,13-микронного дизайн, который находится в стадии сейчас есть на расхищение для победителя, что не меньше, чем лидерство на рынке САПР.

Стоимость переключения бэкэнд инструменты, по крайней мере на порядок больше, чем переключение между уровень регистровых передач (RTL) тренажеров, например. Из-за этого, гонки, чтобы получить первые установки превратился всеобщей войне. Тем не менее, мы также наблюдаем преждевременное развертывание этих новых технологий в гонке за первыми. С раннего утра партнеров (в отличие от клиентов), это не плохо, но когда новые технологии будут развернуты в наиболее важных проектов, не может быть катастрофическим результатам.

Сроки закрытия проблема, которая угрожает графики спираль проекта из-под контроля. И да, Есть проекты, которые пострадали из-за итерации между логической и физической области дизайна. Последние анекдоты вокруг промышленности показывают, что проекты пострадали больше, так как незрелые использовании технологии. Тем не менее, такие компании, как Silicon Motion Инк что использование существующих средств производства, также показали, что большие, сложные дизайны можно управлять с помощью очень дисциплинированны блочного методологии проектирования. Она регулярно завершает дизайн без всех сюрпризов, что некоторые компании EDA бы вы считаете, являются неизбежными.

Проблема со всеми окружающими шумиха сроков закрытия является то, что это не самая большая проблема в системе-на-чипе (SOC) дизайн-проектов. Исследование за исследованием показывает, что проверка представляет от 65 до 85 процентов проектно-графиков и ресурсов. Если этого не сделать проверку центральной проблемой, то я не понимаю, математика! Хотя сроки закрытия угрожает графики спираль проекта из-под контроля, проверки из-под контроля.

Даже автоматизации проектирования электронных Консорциум примкнуть к модному течению времени закрытия. (Чтобы быть уверенным, он был по приказу промышленности больших мальчиков.) EDA Консорциум бы вы считаете, что фоновых инструментов единственным лучом надежды для всей отрасли.

Это просто не тот случай. IC макета показали снижение в первом квартале 2000 года, он вернулся к положительному росту (12 процентов) во втором квартале. В отличие от переднего плана рынке в целом выросла на 14 процентов. Проверка таких технологий, как официальный вырос на 56 процентов и аналитических инструментов вырос на 45 процентов. Икос Systems, чистая проверки переднего плана компании, ею получены доходы, которые были до 36 процентов.

Клиенты вкладывают свои деньги, где боль. Номера представляется достаточно ясным.

Хотя был отличный рост в поддержке технологии функционального контроля, моделирования, и будет оставаться основной рабочей лошадкой. Это не так, какие-либо улучшения в моделировании технологии должны иметь положительное влияние на дизайн графики.

Debug инструменты для аппаратного обеспечения догнал до программного обеспечения. Визуализация кода гиперссылок и стиль-скрининговых инструментов имитировать некоторые из лучших функций найдены в среде разработки программного обеспечения.

Тенденция в мелочах и расточительный в крупном Языки испытательном стенде, как представляется, замедление немного. Хотя это здорово написать испытательном стенде в два раза быстрее, если в результате моделирования, которые будут запускать сотни раз, в пять раз медленнее, это действительно чистый убыток. Спасительной для этих подходов может быть увеличен будущем простоту повторного использования испытательных стендах.

Конечно, быстрее рабочих мест, которые являются источником для увеличения производительности. Однако, для SOC сегодняшнего RTL моделирования, удвоение скорости процессора просто не купить много. Многомиллионные ворота проекты создания образов гигабайта объем памяти. Эти образы путь за пределами размер кэша этого и следующего поколения рабочих станций.

Как только кэш переполняется, системная память используется. Процессоры могут работать на гигагерц, но память системы все еще работают на порядок медленнее. Если моделирования настолько велика, что виртуальной памяти не требуется, то дополнительные порядок исполнения теряется. Кроме того, все больше и больше на кристалле все больше и больше функциональных блоков выполняется в параллель. Это означает, что Есть все больше и больше событий за тактовый цикл моделирования, которые должны решаться и фильтруется через один процессор.

Проблема моделирования производительности стала настолько тяжелой, что дизайн группы пытаются использовать соревнование технологий для моделирования. Программируемые логические основе многократного использования платформы прототипа не делают хорошие заменители RTL тренажеров. Решения, которые многочасовое собирать раз и ограниченной видимости сигнал просто не сделать хороший инструмент переднего плана. Кроме того, большинство групп дизайн использования гетерогенных программируемый язык интерфейса основе решений, которые требуют совместного моделирования между HDLs и других отладки процессов, которые выполняются на рабочем месте. Оплата млн. долл. США или более для эмуляции системы, которая будет использоваться в исполнении ограниченная среда моделирования совместно просто не с экономической точки зрения.

К счастью, есть новое поколение технологии моделирования, которая доступна для нападения узкое моделирования производительности создан по размерам SOC дизайна. Напомним, что первое поколение технологии моделирования интерпретируются Verilog-XL в значительной степени было перемещено составлен моделирования для крупных проектов из-за порядок увеличить скорость. Третье поколение технологии моделирования аппаратное ускорение предлагает дополнительные два порядка величины производительности по сравнению с составлено технологии. Очевидно, что принятие инструментов с помощью данной технологии будет предлагать большое облегчение для производительности.

Использование технологии 3G, дизайнеры теперь могут сделать несколько дизайн превращает в день вместо того, чтобы одно изменение, а затем ожидает ночь на результаты. Это повышение производительности может иметь огромное влияние на реальный виновник в повышении проверки проектной графики.

Хотя я готов признать, что я могу пойти и купить копию Банкомат переключения для чайников, я не охотно принимают глупые кличка. Это проверка, и не звоните мне глупо!

Стив Карлсон является генеральным директором Тараса Systems, Inc в Санта-Клара, Калифорния, Тараса "частные инвесторы-лист на дизайн исполнительной маркетинговая венчурными капиталистами, в том числе Raj Parekh, Энди Бехтольшайм, Prabhu Goel, Радж Сингх, Amit Шах, Раджив Madhaven и Атик Раза.

Топ 25 Профили Дистрибьютор

Альтернативный Просмотров: Разработка новых дисплейных технологий сопряжено с трудностями и высокими затратами

Литейное Смешанные сигналы могут Никс подъем Надежды

Nokia прогнозирует подъем рынка мобильной связи в 2002 году

Знаки Cirrus Logic Chartered Semiconductor

Для SIP Аутсорсинг или не аутсорсинг?

Е. добивается "Критическая масса"

МКС инструменты управления Revamps

Адепт Технология Команды с японским OEM

, Который продал Чем кого

Teijin Solufill расширяет производство фильмов

Photronics расширяет рынок