Глядя на очевидно SystemC 1,0

Появление языка SystemC вызвал значительный интерес в разработке сообщества. К сожалению, некоторые факты о стоимости SystemC были потеряны в ажиотаж. Это моя цель, чтобы изучить некоторые неверные представления о SystemC и кратко обсудить его будущее.

Прежде всего следует отметить, что только официальная версия SystemC (версия 1.0) в действительности не является языковой системы. Скорее, это уровень регистровых передач (RTL) язык, сделанный в C ("Verilog в смокинге"). Это не плохо само по себе. В конце концов, полное видение SystemC является создание языка, который простирается от системы (untimed) до уровня в RTL. Поскольку существует более производственный опыт в проектировании HDLs, чем система, Языки, это не удивительно, что RTL часть SystemC был завершен первый.

Тем не менее, тот факт, что SystemC 1,0 действительно HDL ли ограничить свою полезность. А именно: Зачем кому-то использовать язык, так сложно, как C для разработки аппаратного обеспечения при относительно простых, таких как Языки Verilog хорошо развиты и поддерживаются? Разработчики Verilog существенно упростили язык C, добавить только те функции, необходимые для эффективного моделирования оборудования. С этой точки зрения, добавив все функции, как C и C в HDL не имеет смысла. То есть, если есть то преимущество, что главной SystemC 1,0 дает RTL дизайнера.

Это вызовет распространенное заблуждение - что писать в модели C / C дает огромные выгоды моделирования скорости. Действительно, если бы это было так, то, используя в качестве SystemC 1,0 HDL бы большого смысла.

К сожалению, пока есть зерно истины здесь, далеки от действительности. Немного правды в том, что, если сравнить, например, скорость имитации моделей написано в untimed C / C против RTL модели Verilog, бывший выполняется быстрее. Однако это преимущество исчезает, если времени будет добавлена в C / C модели - как это делается с моделями в SystemC 1,0. Реальность такова, что 1,0 SystemC модель, даже составлен под флагом оптимизации, будет медленнее, чем выполнить соответствующий Verilog RTL модели составлены в среде Verilog мейнстрима. Коммерческая HDL групп симулятор развития тратить значительное время на оптимизацию их ядер моделирования сократить время моделирования. Таким образом, один не должен быть удивлен, когда SystemC 1,0 модель, которая была составлена в общей среде C работает намного медленнее, чем соответствующие модели Verilog запустить в коммерческую тонкое Verilog окружающей среды.

Это вовсе не утверждаю, что оптимизированные для моделирования окружающей среды 1,0 SystemC не мог (или не хочет) будет разработан, но таких условий в настоящее время не существует. Таким образом, увеличение скорости моделирования волшебным порожденные моделирования в C / C не является хорошим поводом для отказа при записи Verilog RTL моделей.

Но, кто-то противостоять, даже если SystemC 1,0 модели будут исполнять медленнее, чем Verilog моделей, RTL моделирование SystemC 1,0 может быть оправдано на основании стоимости. В конце концов, вам придется только скачать SystemC 1,0 библиотеки классов, получить бесплатный компилятор C, и, вуаля, у вас есть свободные условия для развития и моделирования RTL моделей. Какие сделки.

Опять же, самородок правды в этом есть: Моделирование систем от таких компаний, как Cadence Design Systems, Inc и Synopsys Инк не являются свободными. Тем не менее, можно только возвращаться к старой поговорке: "Вы получаете то, что вы платите за". Я считаю, что за исключением наиболее испытывающим нехватку наличных средств компании, имеющие полный набор функций отладки коммерческой системы моделирования HDL и производительности, таких как отладки / анализа возможностей стоит позволить себе расходы на такие системы. Мне трудно поверить, что любая компания, которая делает ее живой разработки аппаратных средств (HDL и записи моделей в процессе) седлал его создатели с минималистичным SystemC 1.0/free инструмент компилятор C множество.

Это не означает, что коммерческие условия моделирования не могут быть разработаны около 1,0 SystemC. Такие коммерческие условия могут быть оптимизированы как тонко и имеют те же возможности отладки как нынешний урожай коммерческих систем моделирования HDL. Тем не менее, я могу практически гарантировать, что такие SystemC 1,0 моделирования системы будут продаваться по цене в один ряд с Verilog / VHDL братьев и сестер.

Вывод в том, что ни в скорости и стоимости SystemC 1,0 окружающей среды оправдывает восхищение по поводу этой версии языка. Так почему же Cadence рады SystemC? Ответ заключается в ее будущее. Как мы видим, как SystemC превращается в настоящий языковой системы, она может служить в качестве стандартных лингва-франка для разработки системы на уровне моделей. Это поможет EDA продавцов, так как они могут сосредоточиться на особенностях их инструменты и меньше на несколько форматов ввода. Это также поможет пользователям, поскольку он будет способствовать "интеллектуальной собственности мобильности" между несколькими инструментами системного уровня. Это, конечно, те же преимущества, что все мы пользовались с Verilog и VHDL, кроме того, что мы сварганил вещи и удалось в итоге два стандартных HDLs вместо 1-рода лингва франка и лингва germanica.

Нижней строке? Я хотел бы адвокат SystemC преданным остаются положительными. Да, SystemC имеет светлое будущее. Cadence и другие компании вкладывают значительные средства в решения, что в будущем произойдет, но это займет некоторое время. SystemC 1,1, который будет добавить возможность моделирования интерфейса между аппаратным и программным обеспечением в системе, будет значительный шаг вверх. Но даже это расширение существует только в виде спецификации написания этой статьи, и это тоже только один шаг на пути.

Лично я ожидаю, что это займет несколько лет до полного языка SystemC существует, но я также предсказывают, что при такой язык приходит каждый продавец EDA, которая играет в пространстве дизайн на системном уровне будет предлагать инструменты и методологии, чтобы использовать его. Тогда SystemC станет как мирские, а как полезные, как VHDL и Verilog в RTL к воротам дизайн пространства.

Стэнли Дж. Krolikoski является вице-президент по маркетингу группы системного уровня дизайна в Cadence Design Systems, Inc в Сан-Хосе. Подробнее о системе C можно найти на сайте <a target="_blank" href="http://www.systemc.org" rel="nofollow"> www.systemc.org </ A>

Архитекторы недвижимости: Полу IP поставщики бедных отношений полу рынке, но они могут быть существенными

Воздействие знаках Mindspeed

S.A.S. Дракон принимает HBA в Азии

Eastronics принимает на солидарную системы

Avnet представляет хранения программы

Let's Get Малый: Есть дистрибьюторы истончение стратегически, или они просто сокращение от?

Части Приказы Слип в октябре: Но в начале ноября выглядит лучше

Печатная плата Book-ля-Билль проскользнул к 0,86

2001: Год Эрозия

EDA конкурс Hits Новая вершина: Synopsys купить конкурента Avant! Но это всего лишь отвлекающий тактика?

2001 объявлений

Царь мира: удостоенный премии Nvidia процветает благодаря худших времен