SoCs тестовое оборудование создателя изобретательности

Как система-на-чипе (SOC) кремния становится основной движущей силой в автоматизированных контрольно-измерительной аппаратуры (ATE) промышленности, производителей оборудования, сталкиваются с множеством трудностей, в борьбе с усложнением этих фишек ", стараясь при этом сохранить тест расходы подняться еще выше.

"Две основные проблемы при тестировании на кристалле являются трудности доступа к похоронили компонентов, а также способность тестеров" для повторного использования ", сказал Рон Леки, главный исполнительный директор исследовательской организации инфраструктуры, часть Далласе Wipnet Инк" Доступ мешает Тот факт, что тестеры ограничены пропускной способности канала на контакты чипа. Повторное использование является проблемой, поскольку тестеры должны относиться друг к ШОС в качестве нового чипа с уникальным набором контактов. "

Эти условия делают его трудным для тестирования потребительских SoCs относительно недорого на одном тестер, сказал Дон Sireci. Sireci, менеджер по продукции техники с Advantest Америка инк, американское подразделение в Токио АТС гигантские корпорации Advantest, продолжал: "Один чип на испытательный пол может быть низкой скорости цифрового сложных аналоговых, следующий может быть высокой высокоскоростные цифровые и аналоговые, и третье может быть высокоскоростные цифровые со встроенной памяти и низкой скорости аналог ", сказал он.

Высокого класса контрольно-измерительная аппаратура может работать на lGbitlsec. цифровая скорость передачи данных, а также производителей полупроводников можно получить параметры для сканирования тестирование встроенной памяти, а также целый набор аналоговых инструментов.

"Но если ты Макса системы для обработки самых сложных возможные устройства, это то весьма дорогими в использовании той же машине, чтобы проверить устройство, которое имеет $ 1,50 потребительские цены продажи, например," Sireci сказал. "Можете ли вы сохранить тестер занят только тестирование высокого класса устройств? Нет Может быть, лишь от 5 до 10 процентов устройств на этой высокой цели".

Решение разнообразных возможностей на кристалле является одним из факторов, обусловивших рост цен испытания, отметил Марк Лоринджер, старший директор по маркетингу Fremont, Калифорния основе грамоты системы корпорации "Как возможности будут добавлены в тестер, как аналоговый тестирования, его стоимость имеет тенденцию вверх, в результате чего расходы на испытания подняться выше, чем, вероятно, должно быть, "Лоринджер сказал. "В 50 процентов валового среде потребителей края, расходы на испытания, должно быть не более 5 до 10 процентов от стоимости товара".

SOC решения

Решение дилеммы тест SOC включать более тесно сотрудничать с поставщиками и EDA для перемещения тестовых функций в чип через встроенный самопроверку (BIST), а также производства стороны через такие методы, как полосы обработки, или матрица тестирования, уменьшить разрыв и, следовательно, затраты, Лоринджер предложил. Другой связанные с производством решение в основном режиме тестирования для высокоскоростных стандартных интерфейсов.

Существует определенный консенсус в сокращении расходов на испытания цифровой части SOC структурных испытаний. Такая проверка мест больше функций цифрового испытания на чип. Чип загружается с данными на относительно низкой скорости, проходит испытания на высокой скорости способствовало часы на тестер, и данные привел обратно по более низкой скоростью.

"Это избавляет от необходимости дорогой цифровой тестер с высокой точностью по, скажем, тысячу контактов", Sireci Advantest сказал. Но Есть не каких-либо официальных стандартов усилия в процессе разработки спецификаций для структурных тестер, потому что индустрия движется так быстро. Однако, есть разговор. "Некоторые из центров обсуждения вокруг того, что фактические смеси высокоскоростных и низкоскоростных булавки, и как именно эти скорости определяются высокой скоростью 500MHz, 1 ГГц или 2 ГГц, сказал он.

Структурные испытаний включает в себя BIST, автоматического тестовых поколения и дизайн-на-тест (ДПФ) методов. Сканирование испытания метода ДПФ, дает доступ к зондов interiorvia чипа набор регистров чипа развертываемых и помогает получить более исчерпывающее освещение. Но так как это делается последовательно, это не быстрее, Леки сказал инфраструктуры. "Все эти методы используются для расширения возможностей тестеров, которые начинают бежать в план стены. Они не могут тест на кристалле достаточно быстро, достаточно полно, достаточно точно и по разумной цене", сказал он.

BIST это один подход, с обещанием, поскольку оно помогает решить проблему использования тестера кремния, что один или два поколения за чипов проходит тестирование. BIST делает возможным использование кремния испытываемого построить тестер, позволяющий на скорости тестирования и давая АТС органов уменьшить по крайней мере, часть испытаний SOC, Леки предложил.

Однако, на стороне аналогового тестирования SOC, там действительно нет никаких четких решений еще Sireci сказал. Аналоговых стороны менее зрелой, чем цифровая потому отдельных, довольно сложные аналоговые чипы были внезапно в сочетании с цифровой стороне. Тестовое оборудование компании, как правило, опыт работы с одной или с другой стороны, но не одновременно.

Для производителей оборудования в результате перехода может быть трудно, сказал Джон Скрагс, вице-президент и генеральный менеджер группы автоматизированных испытаний в Пало-Альто, Калифорния основе Agilent Technologies Agilent Инк взял ее многочисленных подразделений в этих различных областях и объединил их в единый бизнес SOC блок ориентирована на строительство 1 масштабируемую платформу тестера: 93000.

Производства и потребления разделения с Teradyne Инк 'полупроводниковых контрольная группа, базирующаяся в Бостоне, придерживается иного подхода для недорогих приложений SOC потребителей, сказал Фил Смит, отдел менеджер по стратегическому маркетингу. Высокого класса SOC тестирования останется, но его подход будет сочетать ДПФ тестер тестирование аналоговых высокой производительности, так как "никто не придумал, как сделать BIST покрытия аналоговых порта, сказал он. Wireless, особенно широкополосного, на кристалле может потребоваться параллельное тестирование на различных частях чипа с крупнейшим способ снизить затраты тест является более быстрым тестирования, по словам Смита.

В то же время суровых испытаний на кристалле продолжают бросать вызов и испытание технологии и стоимости. "Сейчас нет цифровой или SOC тестер, который может проверить RE / мощность переднего плана по мобильному телефону", Sireci Advantest сказал. "Когда два-чипов сегодняшнего сотового телефона сливаются в один чип включения цифровых и RE / мощность переднего плана, как это будет испытан рентабельно?".