2001 объявлений

Как мы голову в 38-й Конференции автоматизации проектирования (КСР), я надеюсь, мы увидим множество новых и улучшенных средств EDA, все требуя, чтобы помочь чипов сократить время выхода на рынок в то время как давление повышения их продуктивности. Некоторые из них будут свои победители, а другие будут также транс-, а третьи будут промахнуться полностью.

Проходах будут заполнены с дизайнерами, чьи компании наблюдался быстрый рост обусловлен увеличением спроса на более быстрые и компактные и энергосберегающие электронных изделий. Эти конструкторы продолжают чувствовать боль - даже при этом замедление экономического роста - как конкуренция и инновационной по-прежнему вынуждают сократить жизненный цикл продукта, делая время выхода на рынок решающее значение для успеха продукта.

Рыночная конкуренция ускорили тенденцию глубоко субмикронного (DSM) дизайн, где функция размеры 0,18 микрона и менее. DSM процессы позволяют производство сложных чипы, содержащие миллионы ворот. Это позволило системы-на-чипе (SOC) устройства, объединяющие несколько функций в одном чипе, и предлагают значительные производительности, стоимости и мощности преимуществ по сравнению с системами, которые требуют несколько ИС для выполнения тех же задач.

Тенденции к DSM и SOC конструкции довели спрос на усовершенствованное программное обеспечение EDA, в то время как промышленность EDA был обвинен не поспевают. Ограничения в EDA технологии были обвинены медленное принятие DSM процессов.

Давайте посмотрим на эволюцию отрасли EDA понять, почему. Исторически, EDA компании разработали программное обеспечение для использования отдельных групп для решения инженерных либо дизайн переднего плана чип или фоновых процессов чип реализации.

В процессе переднего плана, чип дизайн концепции и виде уровне регистровых передач (RTL) файл, который описывает требуемую функциональность чипа. Для больших микросхемах, дизайн часто делится на несколько отдельных блоков, каждый со своим собственным связанных RTL файл. Это часто происходит из-за ограниченности возможностей в существующих инструментов. Дизайнеры разрабатывают ограничений для разработки, которые используются для описания желаемого времени работы.

Целевой библиотеки указано, что содержит подробную информацию об основных функциональных блоков, или логические ворота, которые будут использоваться в дизайне. Следующим шагом является запуск RTL файлов через синтез программного обеспечения, которое генерирует цепей. Netlist описывает схему с точки зрения логики ворота, отобранных из целевой библиотеки и связаны таким образом, чтобы функции, указанные в файлах RTL реализовано. Синтез производит оптимизацию пытаться удовлетворить временным ограничениям, определенная проектировщиком.

После завершения макета, последним шагом в процессе фоновых является запуск временной анализ чтобы убедиться, что чип будет работать на скорости желаемого контура. Если схема скорость медленнее, чем скорость сообщили синтеза программного обеспечения, дизайн часто повторного обратно через синтеза раз в попытке улучшить времени. После каждого цикла сроков закрытия итерации может занять 1 или более недель, последовательных итераций процесса проектирования может отсрочить время выхода на рынок для новых чипов.

Тенденция к технологии DSM оказал традиционно отдельных переднего плана и фоновые процессы EDA менее эффективными. Как ИС увеличился в размерах сложность и особенность упали, проблемы, с которыми сталкиваются чипов изменились. Проволока задержки в настоящее время приходится большая часть общего схему задержки и стал наиболее важным фактором в схеме работы. Фронтальный оценки проволоки задержка может отличаться от фактической задержки проволоки измеряется в окончательный макет.

технологии DSM процесс принести дополнительные сложности в разработке и реализации процесса. Использование существующей конструкции потоков и программного обеспечения, дизайнеры должны мириться с анализа и закрепления этих задач вручную после завершения макета. Эти изменения часто меняют чип сроки и далее содействовать проблема сроков закрытия.

Эти проблемы затрудняют эффективного проектирования чипов с использованием отдельных переднего плана и фоновые процессы. Производителей полупроводников и электронных продуктов компании ищут альтернативу старшего поколения программного обеспечения САПР. В результате, существует возможность для нового подхода, который позволит разработке более сложных ИС, повысить производительность и сократить время вывода на рынок нового поколения электронных изделий.

Рой Джевелл является президентом и главным операционным директором в Magma Design Automation Инк, базирующаяся в Купертино, штат Калифорния