Для ATPG или не ATPG? - Комментарий

Один из крупнейших ПРОБЛЕМ увеличилось IC сложность производственных испытаний, затраты на цифровых устройств. В частности, на кристалле являются одними из самых дорогих проектов для тестирования из-за многочисленных ядер, цифровых и аналоговых функций, памяти и т.д. Ни для кого не секрет, что отрасль нуждается в более тесной интеграции компонентов разработки и производства для эффективного решения стремительного роста затрат производственных испытаний. Это требует совместной работы дизайнеров, IC производители и поставщики испытательного оборудования. Два подходы к проектированию справиться с этой ситуацией. Традиционно промышленность использовала автоматической генерации тестовый шаблон (ATPG) увязки разработки и тестирования. ATPG представляет собой плоский подход к дизайну, который служил промышленности хорошо. Однако из-за больших конструкций SOC включить иерархической методологии проектирования, ATPG быстро становится ответственности, вносящий существенный вклад в стоимость теста конструкции становятся крупнее и сложнее. С SOC конструкции приближается, и в некоторых случаях превышает 10 млн ворота, решение о ATPG или не ATPG может иметь очень серьезные последствия производственных затрат. Что является альтернативой ATPG? Встроенный тест.

Дизайн для тестирования (ДПФ), не является новой концепцией, хотя ATPG давно стандарт в подходе к функциональные испытания ИС. ATPG требует нескольких раундов ручной перевод, составление тестовых программ и значительное управления базами данных, чтобы сделать этот подход работать должным образом. Это очень сложная конструкция до испытания процесса и требует высокого уровня оркестровки между дизайном и тест-ресурсов групп проектирования и инженеров-испытателей, часто принимая дизайна до потоке недель или месяцев. С устройства в 1 миллион ворота, это было не много препятствий. Как устройства становятся все более сложными и включать иерархической методологии проектирования, раундов перевод и составление тестовых программ необходимо сделать ATPG работы, резко увеличилось, сжимая время выхода на рынок окно.

Некоторые меры временной недавно были введены, чтобы помочь продлить жизнь ATPG. Эти меры направлены на смягчение один из сложных процессов ATPG: объем экспериментальных данных и векторных хранения на внешнем тестера. Некоторые из этих продуктов искать для хранения сжатых данных сканирования по внешним тестером, а затем выполнить на чипе декомпрессии. Чтобы сделать это, декомпрессор и компрессорных логике должен быть добавлен между по-чипа сканирования сети и внешнего автоматического тестового оборудования (ATE) сканирование каналов. Однако это касается лишь хранения тестовых векторов между устройством под испытания (DUT) и АТС. Хотя это и поможет уменьшить время тестирования для менее сложных устройств, в нем не учтены больших и сложных устройств. А как насчет более сложные микросхемы, например, нового поколения на кристалле и ASICs, которая будет включать большое количество IP и иерархической конструкции?

Иерархический дизайн

Это вполне понятно, что очень большой конструкции требуют "разделяй и властвуй"-иерархическая-подход к ускорить время вывода на рынок новых устройств. Повышение производительности труда за счет использования основных методик, ориентированных на дизайн может быть полностью реализовано только в сочетании с иерархической методологии тестирования. Иерархический подход тест построен на встроенный тест позволяет одновременное проектирование блоков, облегчает проектирование, контроль и расположение (закрытие сроки и ОЭО), позволяет вектор-менее signoff в режиме реального времени отладки и диагностики на тестер. ATPG подходы, которые строятся на хранится вектор ATPG технологии не в состоянии решить проблемы, связанные с иерархической конструкции.

Многие чипов, которые традиционно использовались ATPG начинают понимать, серьезные проблемы с продолжая использовать ATPG в будущем. Они показывают, что ATPG решения не являются достаточными для удовлетворения качества и цели испытание временем и представить себе эта тенденция продолжает ухудшаться двигаться вперед, особенно для устройств с более чем 5 миллионов ворот.

Все большее число чипов считают, что использование иерархической встроенный тест стратегии по сравнению с традиционными ATPG скоро будет неизбежным. Критические возможности в будущем это возможность одновременно выполнять тестирование на нескольких чипов подблоков эффективно контролировать время тестирования. ATPG, из-за своих основных плоских подход к проектированию, просто не в состоянии выполнить этот тест параметра.

Иерархическая встроенный тест может уменьшить общее развитие тестирования и отладки время на целых 70 процентов. Устройства предназначены иерархически поддаются простой сроков закрытия менее итераций. Иерархический подход разделяет дизайн SOC на несколько более мелких блоков, выполняющих физическое расположение и достижение функционального закрытия времени на каждого отдельного блока, к которым впоследствии завершения разработки, сшивая блоков на высшем уровне. Встроенный тест позволяет проектной группы, чтобы вставить инфраструктуры испытаний в каждом из блоков, увязывая эту работу с основной иерархической конструкции. Это упрощает проектирование до тест потока, устраняя многие раундов ручной перевод, составление программ испытаний и постоянного управления базами данных. Встроенный тест может уменьшить дизайна до потоке до нескольких минут. Дизайн функциональность и встроенное средство тестирования можно комбинировать таким же образом, как многоразовый ядер. Кроме того, IP со встроенным встроенный тест предлагает подключи и готовность играть как функциональные, так и конструкционной RAL испытания. В отличие от ATPG, встроенный тест способен решать на скорости испытания логики. Поскольку встроенный тест разработан в чип с той же архитектурой системы, как самого устройства, в возможности тестирования чипов на скорости присуще, без необходимости сложного и дорогостоящего АТС, дополнения или изменения ..

В отношении вопроса о стоимости оборудования для тестирования, АТС представляет собой значительный структуру затрат и, как правило, цены на контакт. К сожалению, ATPG должны использоваться в сочетании с высоким АТС число выводов, к испытательный комплекс на кристалле, особенно цифровые функции чипа, которые занимают большую часть контакты, необходимые для проверки устройства. Хотя Есть несколько функций, которые по-прежнему требуют использования АТС - аналоговые функции, такие как власти РФ и ЦАП / АЦП-цифровых функций, таких как основных, логика, память и PLL может быть полностью рассмотрены встроенный тест на чипе. Это позволяет использовать чипов нижней пин-кол-тестеров в производстве систем.

В конечном счете, решение о ATPG или не ATPG? Есть еще фактор рода устройства, которые разрабатываются и производятся? Для конструкций под 1 млн ворота, ATPG является эффективной методологии. Тем не менее, для более крупных проектов, в частности, более 5 миллионов ворот, встроенный тест является единственным способом одновременно и эффективно решать сложности испытаний и стоимость тестирования. Принимая это один шаг вперед, встроенный тест является единственным методологии, которая обращается к тестированию потребностей повторного использования чипов "клиентов-тест на уровне совета директоров, уровень системы и в полевых условиях применения.

Винод К. Агарвал основатель, президент и главный исполнительный директор LogicVision, базирующаяся в Сан-Хосе.