Debug: следующая большая вещь в ДПФ - Comment - Краткие статьи
Вы только что проектировали свой первый большой чип. Фу, моделирование работал! Твоя гордость не имеет границ. Затем положить фишку на печатной плате (PCB) с другими ИС и компонентов, а что происходит? Ничего. Доска не появляется. Ваше эго сдувается быстрее, чем репутации некоторых руководства Enron.
Или что, если прототип чипа, не работать, даже если моделирования говорит, что нужно? Или предположим, что чип проверили OK в моделировании, но имеет некоторые скрытые или функциональных или сроков проблем, которые не отображаются, пока он находится в предназначенных системы?
Нет проблем, вы говорите. Вы просто мало отладки. Тайно, ты освободил черта не взорвать при первом включении питания. Девять месяцев спустя, вы все равно на него. Отладка является большая боль и ты поднял производства.
Наконец, вы закончите - на чипе уровень. Вы подписываете с, и что же? Много! Доходность производства является слишком низким, вафельные рода является слишком дорогостоящим и объема производства является жесткий контроль. И что теперь? Начать с начала? Вы уже наблюдали на рынке окна хлопать вниз на возможность, и вы до сих пор борту и на системном уровне проблемы о чем беспокоиться.
Он не должен быть таким. Скажем вы DFT-единомышленников. Вы установили проверки на границе SOC и сканирования по обе SOC и советом директоров. Не было бы потрясающим, если вы используете ДПФ структур для отладки? В самом деле, это был достаточно высоко в списке многих дизайнеров желание. Настало время для сканирования и JTAG-основанной отладки и визуализации.
Что необходимо сделать? На борту этапе, что-то недорогое, возможно, на базе ПК, который принимает загруженных борту прототипа, возможно подключение через интерфейс PCI, идет специальное программное обеспечение, ДПФ, возможно, под Linux, и не наплевать на системах на кристалле, как он ищет, обнаруживает , находит и диагностики взаиморасчетов между операторами и другими дефектами, на доске.
По крайней мере, программное обеспечение ДПФ будет использовать границы сканирования сети для обнаружения открывает или шорты на доске. Соединительный проблемы могут отображаться на схематическом и быть исправлены до начала производства доски и полное испытание продукции.
Может быть, такое тестер / отладчик даже может взять на себя и отладки ИС, путем предоставления первой среде, тренажеры не может и, во-вторых, с помощью существующих ATPG и сканера для отладки времени проблемы, цикл за циклом. Ошибка подписей и тест модели хранятся в существующих базах данных могут быть использованы для этих целей, как хорошо.
Работа через периферийного сканирования портов, DFT становится глазами и ушами в деятельность чипа и хранителем целостности следов и связи на борту. В конце концов, три различных отладки можно будет: чип уровне, на уровне плат и систем функционально - все в один недорогой настольный компьютер. Далее следует, то легко представить себе еще больше, скажем, удаленной отладки, возможно, через Интернет.
С такой личный тестер / отладчик, эти девять месяцев отладки времени может быть сократил в два раза. Даже экономия в несколько недель будет полезно для восстановления потерял время на рынок и время-деньги. Говоря о времени, с настольного блока, нет необходимости бороться за него на большой билет производства АТС тестера. Вы находитесь на вашем собственном времени.
Ravi Apte является вице-президент по стратегии и развитию бизнеса в Syn Test.
