Включение IP SOPC
Мы находимся на грани фундаментальные изменения для программируемых конструкторов логики. С FPGA лидеров Альтера Корпорация Xilinx и Инк недавно объявил Экскалибур и Платформы FPGA продукции, соответственно, для интеграции интеллектуальной собственности (IP) ядер, IP все шире используется в многомиллионной ворота сегодняшнего FPGA. Более того, аналитики прогнозируют более широкое использование IP с FPGA, и я считаю, что более половины из этих конструкций FPGA к 2004 году будет включать либо твердых или мягких IP. И хотя обещания IP отлично подходит для дизайнеров, в действительности могут быть очень разными.
SYNPLICITY вкл.
Сложность IP сегодняшний день доступны для использования с программируемой логики, от встраиваемых процессоров DSP функциональность, могут помочь дизайнеры разрабатывают полную систему-на-программируемые-чип (SOPC) решений. Преимущества данного решения, огромны и включают гибкость для изменений, а жизненный цикл продукции продолжают сокращать и ликвидации разовых инженерных расходы, как правило оплачивается пользовательских ASICs.
Один из самых больших проблем была понимания сроков исполнения в рамках модели IP так, что сроки могут быть оптимизированы по всей конструкции. Без времени модели для IP, логического синтеза не может проанализировать сроки внутри IP, ограничивающие производительность достижимых в дизайне. Кроме того, это отсутствие информации о сроках обычно силами нескольких итераций, - которые могут перевести на дни и недели, - добиться закрытия по времени. Это больше не является приемлемым с продуктом сегодняшнего графиков развития.
Еще более усложняют эти вопросы IP времени это команда дизайн. На один миллион или более ворота, команда инженеров может быть, необходимых для завершения проекта. Это приносит свои собственные проблемы, в том числе проблема оптимизации через границы разделена дизайна. Полная автономия между членами команды самостоятельно дизайн, назначить временным ограничениям, и синтезировать их часть дизайн создает вызов времени для комплексного FPGA. И, как все больше и больше IP продолжает интегрироваться в эти проекты, проблема будет только ухудшаться. Дизайнеры должны быть в состоянии работать параллельно на разных участках конструкции без предугадать, где критический путь будет. Для этого требуется разработка инструментов, которые могут контролировать физические иерархии.
Однако, наряду со сложностью SOPC приходят проблемы для ее использования и дизайн с FPGA. Особую озабоченность вызывает использование смешанных конструкций языка. В зависимости от источника IP - либо приобрели коммерческую, как упоминалось выше, или собственной разработки - код может быть в Verilog и / или VHDL. Задача состоит в том, чтобы перемешать Языки и по-прежнему сможет оптимизировать конструкции за счет синтеза. Очевидно, что способность справляться с многоязычной код имеет решающее значение по мере увеличения использования IP.
Решение этой проблемы заключается в использовании новой основе ПЛИС физические технологии синтеза. Физические факторы синтеза физических характеристик дизайна в процессе синтеза. В синтеза, дизайн оптимизирован и реализован основе не только традиционные ограничения сроков, а также физические ограничения. С помощью физических ограничений в процессе синтеза, более точные сроки информация, что значительно сокращает затраты времени и утомительным дизайн итераций, как правило, требуется с синтезом ворот уровне. Кроме того, физическая оптимизация в процессе синтеза позволяет физически оптимизировать IP для наилучшей производительности. В самом деле, дизайнеры могут создавать новые физические иерархию, содержащую критические пути, когда сроки проблема будет найден, экономия недель итераций и позволяет команде выполнять свои инженерные графику.
В 10-миллионной ворот FPGAs планируется к запуску в этом году, использование IP это не только удобство для некоторых высокого класса дизайн-проекты, это будет требованием для всех мега-FPGAs в течение ближайших 5 лет. И, как дизайнеры двигаться к интеграции этих разрозненных кусков IP через своих команд группового дизайн, они должны будут перейти на физический подход синтеза для того, чтобы понять истинную перспективы и преимущества их IP.
Jeff гарнизон директор по продуктам FPGA на SynplicityInc. базируется в г. Саннивейл, Калифорния
