Дизайн Вступление, DATE IP Выделите

Мюнхен, Германия - Если нынешняя тенденция роста сохранится, через несколько лет DATE - годовой Дизайн, средств автоматизации и испытаний на форуме Европа - будет столь же велик, как и автоматизации проектирования конференции (DAC). По крайней мере, то, что организаторы электронный форум дизайна в этом году рассчитывали, когда они сделали заявление на День 2001 в этом месяце. Хотя события в этом году было гораздо меньше, чем его американский коллега, большое количество новых продуктов было объявлено, некоторые из которых также на взгляде на IP на прошлой неделе / SOC конференции 2001 года в Санта-Клара, Калифорния

Дизайн Вступление

Wilsonville, штат Орегон основе Mentor Graphics Корпорация воспользовалась возможностью, чтобы представить конструктор HDL серии, новое семейство точечных инструментов для комплексного Verilog, VHDL или смешанного языка дизайна, в ДАТА 2001. Инструмент набор объединяет в себе технологии Mentor Graphics (NASDAQ: МЕНЕДЖМЕНТ) Ренуар HDL графический инструмент для вступления с технологией недавно приобрел из Escalade Корпорация серии HDL конструктора функции Запатентованный интерфейс основе дизайна компании (IBD), чтобы разрешить соединения-создание проблемы. IBD это текстовые вступления технологии, которая отображает дизайн-соединения структур в удобном для чтения и компактный табличный формат.

Закрытие процесса выращивания-дизайн разрыв между физической возможности технологического процесса и разработки сложности Esterel Technologies SA в Guyancourt, Франции, объявил Esterel Studio 3.0. По Esterel на уровне системы, дизайн является единственным решением этой проблемы, но для того, чтобы он был успешным, на системном уровне должна принимать во внимание ограничение применения на поведенческом уровне и иметь возможность распространять эти ограничения по разработке потока . Решение, разработанное компанией Esterel основан на языке общества и объединяет формальные методы с полным функциональным покрытия потребностей дизайнера.

Frontier Design BVBA, Левен, Бельгия, объявила о внесении дополнений в свое / RT конструктора архитектурного синтеза инструмент, который обеспечивает проектирование вытекают из SystemC или C-языковой алгоритмы оптимизированы FPGA реализации. Новая версия поддерживает C-языковой основе конструкции для Virtex и Apex FPGAs и оптимизирует использование памяти, а память является очень дорогой ресурс на FPGA.

Интеллектуальная собственность

Вудклифф Лейк, штат Нью-Джерси основе CAST Инк и ее партнеров в области развития Evatronix SA Бельско-Бяла, Польша, объявила о выпуске двух новых синтезируемых ядер: ядро DSP C32025, совместимый с TMS320C25 Texas Instruments Инк 'ы, а CZ80CPU процессорное ядро, совместимое с Z80 Zilog.

Адаптивная Силиконовой Лос Gatos, Калифорния, заявил первый коммерчески доступный кремния интеллектуальной собственности (ИС) для встраиваемых программируемой логики. Ядро, называется СУМ 2500, цели ASIC и ASSP системы-на-чипе (SOC) конструкций. Наряду с основной, компания также объявила программного обеспечения тысячелетия PLC среду, которая позволяет уровень регистровых передач (RTL) конструкции должно быть оптимизировано для внедрения в его программируемое ядро логики. Вложение программируемое ядро логики в ШОС дает дизайнерам возможность гибко менять дизайн после первого кремния производится или для обновления алгоритмов после устройства была отгружена заказчику.

Improv Системы Беверли, штат Массачусетс, оговоренной заранее новое дополнение к своей семье Акаппелла аппаратно-программных решений для передачи голоса поверх пакетов приложений. Платформу, на основе настраиваемых основных Джаз процессор компании, оптимизирован для передачи голоса поверх PacketCable, стандарт создан CableLab для цифровых телеприставок. Improv также оговоренной заранее новые доски развития ссылкой на проектирование с джаз ядра.

Проверка

TransEDA Plc. Лос-Гатос объявила, что она создала партнерство SOC с Siemens AG Промышленные решения и услуги для группы. Компания "Сименс" стандартизированных по проверке TransEDA Навигатор в интегрированной среде разработки, которая будет использоваться на всех чипов дизайна. В соответствии с условиями партнерства, TransEDA будет тесно сотрудничать с Siemens, чтобы помочь развернуть Проверка Навигатор и сотрудничать в разработке технологий будущего проверки.

Сертификация SC (Single Chip) было объявлено Synpilcity, Саннивейл, Калифорния инструмент, новый член удостоверяет компании проверка семейного программного синтеза, является forASIC и IP прототипов на одной FPGA. По сравнению с ранее существовавшими инструмент удостоверяет, удостоверяет SC предлагает такие функции, как автоматическое преобразование закрытого-ASIC в часы в часы позволяют механизм, используемый в FPGA. Synplicity (NASDAQ: SYNP) также объявила интеграции Xilinx ChipScope отладки технологии в удостоверяет SC, обеспечивая доступ к внутренним сигналам в аппаратной отладки фазы.

Real намерениях Инк, Санта-Клара, Калифорния, заявила, что ее Verix проверки продукт поддерживает VHDL Verilog и смешанного / VHDL конструкций. Компания также представила версию Verix, которая работает на Red Hat Linux. Real намерениях недавно назвал ALT технологий в качестве поставщика для Соединенного Королевства и Ирландии.

EDA оборудования

Икос Systems, Inc в Сан-Хосе решили объявить ДАТА четвертого поколения его Vstation-15М эмулятор, которая предоставляет пользователям до 15 млн ASIC ворот полезная емкость и производительность до 2MHz. VStation-15М состоит из девяти досках массив Virtex V800 частей и функций 100 процентов видимость всех внутренних и внешних сигналов в любое время.

Хендерсон, штат Невада основе Aldec объявила первый RTL в отрасли моделирования ускорения платформы включения дополнительных прототипов методологии проверки конструкции многомиллионные ворота SOC. Технология была разработана оборудования Встроенные моделирование (HES), вновь образованных Aldec подразделения. ГЭС позволяет разработчику проверить и оптимизировать его или ее дизайна в управляемой, более мелкие блоки. В каждом блоке моделируется в программное обеспечение, дизайн Проверка Manager (DVM), прежде чем толкают в FPGA. Блоки оставаться подключенным к DVM программного обеспечения, поскольку они, в свою очередь толкнул в FPGA. Тем не менее, reverifications растущего дизайн моделируются в аппаратных FGPA, которые осуществляются в миллисекундах, а не часы. Эта технология позволяет разработчикам использовать изначально выбрали тренажеры проекта, избавляя пользователя от необходимости применять новые обучения.

Физическое проектирование

Последовательность Дизайн инк оговоренной заранее физической Studio, физическая система оптимизации SOC дизайн закрытия ниже 180nm. Физическая Studio адреса и сроки сигнал целостности проблем, вызванных тем, что ниже l80nm, провод-провод емкость больше провод-чип емкостью. По данным Санта-Клара основе последовательности, физической Studio производит 15 процентов до 20 процентов быстрее, чипы при решении сигнал целостности проблем.

Слияние с Aristo технологии Инк заняла центральное место в Монтерее Дизайн стенда Systems, Inc. Сделка будет предоставлять клиентам комплексные решения физических дизайн от дизайн планирования на основе полного чип tapeout SOC проекты до 100 млн ворот. Подробная информация о слиянии пока не разглашаются. В результате компания сохранит название Monterey. Саннивейл основе Монтерей также объявил Дельфин 1,5, физической дизайнерское решение компании, предлагающих льготные использования памяти и значительное увеличение производительности. Новые функции включают ИК-капельный анализ за власть и сигнала сети, электромагнитного инициативе правила маршрутизации и автоматического металла графиков снять стресс в металлических слоев.

Тест

SynTest технологий инк Саннивейл объявил логике, встроенной в самопроверку (BIST) инструмент под названием TurboBIST-Logic, для Verilog и VHDL конструкций. На основании ATPG технологии компании, программа позволяет на скорости тестирования.

SanJose основе LogicVision (NASDAQ: LTXX) announcedaEuropean centerinBasingstoke, Англии и launchednewversionsofitsrangeof встраиваемых продуктов испытания ИС. Возможности включают в настоящее время охват дефекты, которые вызывают помехи между портами мультипортовые RAM.

Пало-Альто основе Agilent Technologies (NYSE:) и Mountain View, Калифорния основе Synopsys (NASDAQ: СНПС) объявила о заключении соглашения по сокращению общих расходов на испытательный комплекс полупроводниковых приборов. Обе компании будут изучать возможность сделать инструменты EDA тест известно предназначенных автоматизированного тестового оборудования (ATE) условий для устройств SOC для синтеза оптимального проектирования структуры для испытаний. Кроме того, АТС оборудование должно иметь возможность в полной мере использовать все ДПФ ресурс, доступный в устройстве.