Решение после проверки макета SOC проблемы

Как система-на-чипе (SOC) разрабатывает использования технологических процессов на l8Onm и ниже, эти высокоскоростные схемы более экспонат nondigital поведения, включая кросс-сочетания шума, индуктивность эффекты, электромиграции и многое другое. Следовательно, полный подробный чипе, после проверки топологии с властью и шумового анализа становится необходимым для достижения рабочих кремния для этих конструкций нанометр. Однако, как SOC дизайнеров попытка после проверки топологии и анализ сложных схем нанометровых на заключительном этапе цикла проектирования проверки, они сталкиваются с огромным количеством добытого паразитарные данных. Кроме того, значительно замедляя процесс после проверки топологии, несколько гигабайт резистор, конденсатор и конденсатор данные, извлеченные из макета также обычно превышает емкость анализа компьютера - изготовление макета после проверки на кристалле нецелесообразным в существующих потоков дизайна. В отличие от иерархического подходов может позволить пост-макета, полный чип схема контроля и анализа, необходимых для обеспечения рабочих кремния в сложных системах на кристалле.

Дизайнеры лицо взрыва в объеме паразитарные данных из плоского добычи подход, который использовался наиболее доступный макет экстракторы на рынке. Плоских netlists производства традиционного подхода добычи просто непрактично стало большой цепи, когда увеличивается размер сложности SOC. Например, полный встроенный плоский добычи SRAM 2Mbit результаты в файл размером 5Gbytes содержащие 13 млн транзисторов и 50 миллионов паразитических резисторов и конденсаторов (КР), - и количество паразитического РД и связанных с Netlist размер файла увеличиваться мере линейно с цепи размера.

К сожалению, возможность ограничения существующих инструментов анализа, как правило, на порядок 1Gbyte, требуя дизайнеров для поиска альтернативных стратегий для проверки пост-макета. Традиционно, дизайнеры попытались решить эту проблему через плоский добычи подсхемы блока, с тем чтобы извлекать файлы размером не выходит за рамки возможностей своих инструментов анализа. Хотя они могут проверить каждый отдельно подсхемы блок таким образом, SOC дизайнеры, конечно, нет никакой гарантии, рабочих кремния из-за сложных взаимодействий, которые выходят за рамки подсхемы блоков они смогут проверить с помощью этого метода. Дизайнеры также попытались вручную оценка соединения сопротивлений и емкостей в prelayout списка соединений, но у этого вида сырья оценки значительно снижают точность получаемых результатов.

Другие альтернативные подходы используют задержку расчета на извлеченные РД с аннотацией задержки значения до ворот уровня тренажеры или статические анализаторы сроки. Хотя этот метод обращается к требованиям времени анализа, модели сопротивлений и емкостей, как сроки задержки и, следовательно, не хватает электрической данных, необходимых для выполнения анализа мощности или шум анализа. Подобные проблемы относятся к смешанной уровня методы, в которых SOC дизайнеров работать с отдельными разделами дизайна представлены модели на различных уровнях абстракции.

Хотя существующие подходы ASIC хорошо работать для функциональной проверки и, возможно, временной анализ, их неспособность иметь дело с огромным количеством сегодняшнего добываемой RC данных и обеспечивают мощность и сигнал целостности анализа делает их непригодными для нанометровых конструкций. Вместо иерархической подходы остаются наиболее подходящим решением для достижения управляемым пост-макет объем данных для проверки схемы и детального анализа перед лентой отказа.

Один из подходов предполагает резервного аннотации добываемой плоских паразитических данных в иерархической цепи Netlist prelayout следуют иерархической проверки макета с паразитных аналогичным образом. В сети по-сеть в формате подробную стандартов паразитарные формате (DSPF), бэк-аннотации паразитарные РД в устройстве списка соединений может быть очень гибкой. Например, разработчик может выборочно комментировать критические сети только, или не показывать сопротивлений и емкостей комментировать только для тех сетей сопротивления с незначительным по сравнению с драйверами импедансов.

Лучший подход заключается в получении данных иерархической паразитарные после моделирования и анализа с использованием иерархической полный чип схемы тренажера. При таком подходе, экстрактор можете следить за макет иерархии производить иерархической списка соединений, который значительно меньше размера файла списка соединений, чем плоский размер файла цепей. Инструмент анализа цепей затем выполняет анализ иерархической цепи на извлеченные цепей. К сожалению, хотя дизайнеры создавать иерархические netlists вручную для некоторых больших объемов продуктов, таких как память, существующие коммерческие инструменты извлечения макет не поддерживают иерархическую добычи.

Для нанометровых на кристалле, дизайнеры сена никакой гарантии желаемого успеха без кремния после планировки, полный чип, автоматические проверки уровня вместе с сопроводительными власти и шумового анализа. Из-за большого объема данных и анализ времени, плоские подходы не отвечают потребностям дизайнеров в SOC современной эпохи. Хотя иерархической добычи является эффективным, он будет оказывать никакого реального преимущества в анализе времени, если инструмент анализа осуществляет анализ иерархической цепи. Иерархическая извлечения и анализа поддерживает ограниченное число инструментов сегодня, но иерархической подходы тенденцию - и единственной альтернативой для достижения успеха кремния нанометровых SOC конструкций.

-Chang Дэна является президент и главный операционный директор корпорации Nassda, расположенная в Санта Клара, Калифорния