EDA проигнорировал Расширение Verilog
Всем известно, что проверка сегодняшней стратегии необходимы значительные улучшения в автоматизации тестирования скамейку и coverification производительности, есть ли надежда идти в ногу с современными тенденциями в системе-на-чипе (SOC) дизайн.
В ответ на эти требования, наблюдается растущий голос среди некоторых компаний EDA и дизайнеры утверждают, что новый Языки и методы необходимы, потому что Verilog не может снизить ее больше. Реальность такова, что Есть три альтернативы в настоящее время процесса:
* Продолжить использование "родного" Verilog HDL и ANSI C / C Языки для разработки и проверки, доказали HDL и C-обоснованных методов, потоки и тренажеры
* Switch использования сосредоточены стенде автоматизации решения, основанные на собственных Языки проверки и тренажеры
* Перейдите в один из новых C / C основе разработки и проверки Языки что в настоящее время предлагают собственные класса C библиотеки с Verilog-подобный синтаксис, непроверенные тренажеров, а также неполной потоков
Эйвери Дизайн считает самым разумным закрытия проверки разрыв первый вариант - построить и расширить "родной" Verilog и ANSI C / C проверки окружающей среды. Это единственное решение, которое основывается на твердой технологии, обеспечивает открытость и масштабируемость, которая наилучшим образом использует текущие инвестиции инструмент и опыт, и может быть расширена на любой из возникающих C / C альтернативы HDL.
Проверка инженеров равномерно выгоду от этого решения либо с помощью Verilog тестов на основе одного или сочетание Verilog-и C / C основе тестов. Денежный штраф не взимается путем наклеивания с Verilog для развития испытания и привести в шашки. Дизайнеры большую свободу принятия решений надлежащее использование Verilog-и C / C на основе их требований к конструкции, не будучи чрезмерно ограничены инструменты EDA. В конце концов, наиболее важными факторами заседании крупномасштабных задач сегодняшней проверки являются: 1) эффективные методы для описания всеобъемлющей сделки-тест потоков, 2) применение детерминированных методов, чтобы обеспечить высокое качество проверки, 3) на уровне системы интеграции, 4) используя существующие инвестиции Verilog симулятор, 5) принятие новых высокопроизводительных вычислений стратегий.
Расширение Verilog HDL для проверки
Verilog HDL может и должен оставаться жизнеспособным, как передовые системы проектирования и проверки решения в далеком будущем, при условии, что Verilog HDL процессуальных норм является живым и динамичным. Даже сегодня, Verilog HDL предлагает гораздо больше выразительных возможностей, чем уровень регистровых передач (RTL) подмножество синтеза, который охватывает лишь 20 процентов от полной стандартных Verilog.
Проектировщики должны научиться брать на себя больше использовать его преимущества. Например, Verilog HDL может иерархической модели одновременных архитектур, C-подобных процедурных описаний. Заглядывая вперед, Verilog органом по стандартизации ускорителя также активно работает на значительные предложения в поддержку официальной проверки, архитектурно-язык моделирования, а также на уровне системы языка дизайна моделей. К сожалению, есть одна область промышленности EDA проигнорировал: Verilog усовершенствований, которые непосредственно касаются моделирования согласно требованиям проверки.
Ослабление системы на уровне интеграции
Система уровня функциональной проверки встроенных систем на кристалле и создает потребность выйти за рамки стенде развитие само по себе и адрес аппаратно-программных интеграции, производительности и пропускной способности. Вот где C / C играет важную роль в проверке функциональной интеграции компонентов системного программного обеспечения, такие как драйверы и стеки протоколов, метизы интеллектуальной собственности (ИС) и автобусы-функциональных моделей, и даже в некоторых случаях C / C скамейки испытания. Система уровня функциональной проверки требует Verilog моделирования и эмуляции двигатели должны быть адаптированы для поддержки открытого и гибкого сотрудничества.
Очень считает единственным способом эффективного решения на уровне системы функционального проверки на основе применения новых критических технологий проверки новые мощные "родной" Verilog HDL и C основе возможностей языка. С этой точки зрения, дизайнеры могут быть более продуктивными, работают под руководством и детерминированный процесс и обеспечить открытость и расширяемость, используя при этом инвестиции в команде опыта, EDA инструменты и многоразовые проверки IP.
SOC проектирования и проверки представлены многие сложные проблемы для навигации. Но это гораздо легче ориентироваться этих проблем с проверенными инструментами, что все понимают, чем рисковать не доходит до места назначения из-за них.
Крис Browy является вице-президентом по маркетингу очень Инк Design Systems в Андовер, штат Массачусетс В настоящее время компания предоставила свободу исследований окружающей среды проверки ВСК.
Cimetrix должности 3q потери прибыльности проектов q4
Aixtron совпадет с тайваньской исследовательской лаборатории
Интернет не так уж плохо: Web стать средством выбора для электронной диагностики
Телеком задач проверки проектов
Поиск дороги менее путешествовал
Richardson Electronics красок новых сделок франшизы с полки
Конец к концу решения возникающих в отрасли EMS
Rambus: Вниз к проволоки: Успех в нескольких случаях зависит привлекательность компании с Infineon
IBM толкает Дважды ворота Транзисторы: Технологии лишь один из многих представленных на IEDM
